垂直侧壁与多通道WS2纳米片场效应晶体管的大规模集成：面向高效能集成电路的突破性进展

这篇研究展示了基于化学气相沉积（CVD）生长的单层WS2的双栅极（DG）垂直侧壁场效应晶体管（FET）及其首次实现的多通道纳米片FET（NSFET）。通过优化SiO2侧壁刻蚀工艺，实现了陡峭的侧壁形貌和WS2的无缝附着，显著提升了器件良率和性能稳定性。垂直侧壁WS2 FET在150 nm短沟道下仍保持优异的亚阈值摆幅（SS）和短沟道效应（SCE）抑制能力，并成功集成逆变器、NAND、NOR等逻辑门及SRAM电路。多通道NSFET通过堆叠WS2沟道和类全环绕栅（GAA）结构，进一步提升了驱动电流和栅极控制能力，为高密度集成电路提供了新范式。

　　

1 引言

随着半导体技术逼近物理尺寸极限，二硫化钼（MoS₂）和二硫化钨（WS₂）等二维材料因其原子级厚度和优异的栅极静电控制能力，成为超薄场效应晶体管（FET）的理想沟道材料。单层WS₂具有较大的带隙和有效质量，可显著抑制源漏隧穿和关态漏电，适用于低功耗逻辑器件。垂直沟道FET通过将电流传导方向转为垂直布局，既能提升面积效率，又可延长沟道长度（L_CH）以缓解短沟道效应（SCE）。然而，现有研究中的侧壁角度较浅（30–40°）或转移工艺存在对齐难题，制约了实际应用。

2 结果与讨论

2.1 SiO₂侧壁形貌优化

通过三重刻蚀条件对比，发现双阶梯侧壁（上部70°+下部10°）能有效降低WS₂在拐角处的应变（<1%），避免空气间隙形成（图1d）。交叉透射电镜（TEM）证实，该结构使WS₂与SiO₂实现共形贴合，器件良率提升至90%以上。

2.2 沟道长度与介电层缩放

采用HfO₂替代Al₂O₃作为背栅介质，等效氧化层厚度（EOT）降至1.59 nm。当L_CH=150 nm时，器件仍保持I_ON/I_OFF比>10⁸和SS≈280 mV/dec（图2）。双栅结构通过倾斜蒸发电极（45°）增强栅极耦合，漏致势垒降低（DIBL）仅118.8 mV/V，显著优于同类MoS₂器件（表1）。

2.3 逻辑电路集成

以垂直侧壁FET（L_CH=700 nm）作为负载管、平面FET作为驱动管，构建的nMOS逆变器在V_DD=2 V时电压增益达159.7（图4c）。NAND/NOR等逻辑门在四组输入组合下均表现稳定，SRAM数据保持时间超过50秒。

2.4 多通道NSFET性能提升

垂直堆叠双WS₂沟道并引入三栅极结构后，驱动电流提升至2.82 μA/μm（图5d）。类GAA设计使SS降至236.7 mV/dec，阈值电压（V_TH）负移，表明栅极控制能力显著增强。

3 结论

通过双阶梯侧壁刻蚀和HfO₂介电层优化，实现了150 nm沟道WS₂垂直FET的稳定制备。逻辑电路集成和多通道NSFET设计验证了该架构在高效能集成电路中的潜力，为后摩尔时代器件开发提供了新思路。

4 实验方法

单层WS₂通过CVD在蓝宝石上生长，湿法转移后采用倾斜蒸发电极和原子层沉积（ALD）工艺完成器件制备。电学测试在常温常压下进行，未使用封装保护。