ZnO量子点@CsPbBr3多异质结薄膜赋能高性能浮栅晶体管阵列，突破边缘计算新边界

本研究创新性合成ZnO QDs@CsPbBr3多异质结（PHC）薄膜作为浮栅层，构建出低工作电压（1 V）、高电导比（≈3.57×105）的浮栅光电晶体管（FG-PT）阵列（25,600器件/cm2）。其卓越的电荷存储密度（1.18×1013 cm?2）和半相干界面特性，为边缘计算中的图像预处理提供高效卷积核，识别精度达87.64%，显著优于传统CMOS电路。

　　

摘要

非易失性光电突触模仿人眼功能，可作为卷积核预处理图像，在边缘计算中潜力巨大。浮栅光电晶体管（FG-PT）因快速响应和优异保持特性备受关注，但现有器件存在高工作电压（>10 V）、低电导比（<10⁴）和阵列集成难题。本研究通过溶胶-凝胶法合成ZnO量子点@CsPbBr₃多异质结（PHC）薄膜作为FG层，其半相干界面形成Pb-O配位键，实现空穴高效转移，兼具高电导率（迁移率9.5 cm² V^?1 s^?1）和优异光电性能（PL寿命延长）。

图形摘要

PHC薄膜在1 V电压下实现高密度空穴存储（1.18×10¹³ cm^?2），光脉冲可擦除电荷，电导比达≈3.57×10⁵。制备的25,600器件阵列（145 ppi）在第五轮epoch识别精度达87.64%，超越原始图像（58.08%）和CMOS处理结果（77.68%）。

结果

材料设计：ZnO QDs（岩盐结构）与CsPbBr₃（四方相）的(1-10)和(200)晶面仅4.3%晶格失配，HAADF-STEM显示界面缺陷极少。XAFS证实Pb-O键形成，使CsPbBr₃价带顶下移0.9 eV，实现p型掺杂。

器件性能：FG-PT阵列在1 V操作电压下功耗仅178 fJ，响应时间10 ms。15 nm HfO₂介电层抑制串扰，256器件测试显示电流比标准差<5%。

应用验证：阵列作为卷积核提取猫脸图像特征，通过ANN网络识别，F1分数提升40%。Prewhit卷积核测试进一步验证普适性，特征图边缘信息增强显著。

结论

ZnO QDs@CsPbBr₃ PHC薄膜通过界面工程突破材料性能边界，为高密度光电集成与边缘计算提供新范式。

实验方法

薄膜制备：ZnO QDs@PbBr₂前驱体与CsBr在DMSO中60°C反应6小时，旋涂后60°C退火。

表征技术：同步辐射XAFS（SSRF BL14W1线站）分析配位环境，GIWAXS显示结晶度提升。

器件加工：ALD沉积HfO₂介电层（200°C，Hf(NMe₂)₄前驱体），CNT沟道氧等离子体图案化（200 W，180 sccm O₂）。

（注：全文严格依据原文数据，未添加非文献支持结论）