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针对丝型忆阻器耐久性（以闪存 10?-10?次循环为基准）和均匀性难题，研究人员以 CMOS 兼容的 WO?为基底，引入 Ce?O?构建纳米复合薄膜。通过一步脉冲激光沉积（PLD）实现 > 10?次循环、>10?秒保持、>10 开关比及良好均匀性，为高性能存储器设计提供新范式。
数据存储与人工智能的蓬勃发展，对非易失性存储器和神经形态计算技术提出了更高要求。阻变器件作为潜在候选，虽在保持性和开关比上有优势，但丝型忆阻器普遍面临耐久性不足（如闪存基准为 10?-10?次循环）和器件间一致性差的挑战。随机形成的导电丝会导致高形成电压、循环波动大等问题，制约了大规模集成应用。三氧化钨（WO?）因与互补金属氧化物半导体（CMOS）兼容、成本低等特性备受关注，但其内部丝形成的随机性仍导致性能不稳定。
为突破这些瓶颈，研究人员开展了基于 WO?基阻变器件的耐久性提升研究。通过构建 WO?与氧化铈（Ce?O?）的纳米复合薄膜，利用两者的协同效应引导导电丝的有序形成，相关成果发表在《SCIENCE ADVANCES》。
研究中主要采用的关键技术方法包括：脉冲激光沉积（PLD）技术，用于一步制备具有自组装纳米复合结构的薄膜；扫描透射电子显微镜 - 能量色散 X 射线光谱（STEM-EDS），用于分析薄膜的微观结构和元素分布；导电原子力显微镜（CAFM），直接观察导电丝的形成位置和动态过程；以及电学测量系统，测试器件的电阻开关特性、耐久性、保持性等性能参数。
电学性能
优化后的 WO?:Ce?O?纳米复合薄膜器件展现出优异的电阻开关行为。初始 1000 次电流 - 电压（I-V）曲线显示出清晰的磁滞回线，首次电压扫描时无需更高的形成电压，且无需电流限制。器件在 10?次开关循环中保持稳定的高低电阻状态，开关比持续大于 10。与单层纯 WO?或掺杂 WO?器件相比，其耐久性显著提升。30 个器件的测试表明，器件间电阻值稳定，高低电阻状态分布符合正态分布且无重叠，展现出良好的均匀性。此外，器件还实现了多电平存储能力，通过不同电压脉冲可获得 6 个可区分的电阻状态，符合居里 - 冯?施韦德勒定律，适用于神经形态计算的突触权重调节。
结构与成分分析
STEM-HAADF 成像和 EDS mapping 显示，纳米复合薄膜由直径 80-100 nm 的 WO?大颗粒和直径约 30 nm 的 Ce?O?小颗粒组成，两者形成相分离结构。X 射线衍射（XRD）证实了 γ-WO?和 α-Ce?O?相的共存，WO?颗粒与基底存在良好的晶格对齐，而 Ce?O?颗粒无外延关系。高温沉积（900°C）促进了 Ce-W 中间相的形成，降低了形成电压，提升了器件稳定性。
引导型导电丝形成观察
CAFM 直接观察到导电丝优先在 WO?与 Ce?O?颗粒的垂直界面形成，宽度约 5-10 nm。动态过程显示，施加电压可诱导导电丝形成，去除电压后其强度逐渐减弱，体现出可逆性。这种引导机制源于界面处氧空位的快速扩散路径，使得导电丝的形成和断裂更可控，减少了随机性。
研究表明，WO?:Ce?O?纳米复合结构通过引导导电丝在预定义界面形成，显著提升了阻变器件的耐久性（>10?次循环）、保持性（>10?秒）和均匀性，同时实现多电平存储功能。该设计无需复杂工艺，通过一步 PLD 即可制备，为高性能非易失性存储器和神经形态计算器件的开发提供了新方向。尽管存在电极尺寸效应等挑战，但其材料设计策略为解决丝型器件的关键问题开辟了路径，有望推动下一代存储与计算技术的发展。
