基于奈奎斯特速率快速波束切换的时分MIMO相控阵接收器芯片设计

《IEEE Journal of Solid-State Circuits》：A Time-Division MIMO Phased-Array Receiver Utilizing Nyquist-Rate Fast Beam Switching With Minimized Hardware for 5G and Beyond

本文报道了一种创新的28GHz时分多输入多输出(TD-MIMO)相控阵接收器，采用65nm CMOS工艺实现。研究人员通过奈奎斯特速率快速波束切换技术，在无需增加硬件成本的前提下实现了多波束同时接收。该设计支持4×4 MIMO接收，在400MHz信道带宽下实现了9.6Gb/s的数据传输速率，为5G及未来通信系统提供了高面积效率的解决方案。

　　

随着5G新空口(5G NR)及其后续技术(B5G)的不断发展，毫米波频段和波束成形技术成为实现更高数据吞吐量的关键途径。然而，在毫米波频段实现高性能多输入多输出(MIMO)接收面临着严峻挑战——传统的全连接MIMO(FC-MIMO)架构需要为每个数据流复制完整的射频路径，导致硬件复杂度和功耗随数据流数量线性增长，这在大型阵列系统中变得难以承受。

目前主流的毫米波相控阵系统主要采用两种架构：数字MIMO接收器在低于6GHz频段表现优异，但在毫米波应用中，由于信号带宽大幅增加，数字基带变得庞大且功耗高；而FC-MIMO虽然每个数据流都能利用全部天线阵列的波束成形增益，但需要为每个波束配置独立的波束成形器，硬件开销巨大。另一种部分连接MIMO(PC-MIMO)架构虽然硬件复杂度较低，但每个数据流只能使用部分天线，导致空间选择性受限。

在这种技术背景下，东京科学大学的研究团队提出了一种创新的时分MIMO(TD-MIMO)相控阵接收器架构，该成果发表在《IEEE Journal of Solid-State Circuits》上。这种新方法的核心思想是将时间分集复用概念引入模拟波束成形领域，通过奈奎斯特速率的快速波束切换，实现射频路径的硬件共享，从而在不增加硬件成本的前提下支持多波束MIMO接收。

关键技术方法包括：采用数字控制矢量调制相位移位器(VMPS)实现0.15ns快速波束切换；基于查找表(LUT)和有限状态机(FSM)的多模式波束控制；时间分集解复用开关同步技术；电流复用噪声消除低噪声放大器(LNA)设计；数字时间转换器(DTC)和占空比控制(DCC)单元用于精确时序校准。这些技术共同确保了TD-MIMO系统在400MHz切换频率下的稳定运行。

系统架构与工作原理

该TD-MIMO相控阵接收器芯片集成8个射频单元，采用射频移相架构，每个射频单元包含噪声消除电流复用LNA、快速切换相位移位器(PS)和可变增益放大器(VGA)。通过时钟同步控制，相位移位器在不同时间槽快速切换波束方向，beamformed信号在单线接口上结合多个波束，最后由时间分集解复用开关按时间槽分离各数据流。

时频域分析显示，TD-MIMO操作在频谱中产生谐波，但通过奈奎斯特速率过采样避免混叠。对于400MHz信号带宽，波束切换周期短至2.5ns。数学分析表明，当各波束主瓣位于其他波束零陷时，beamformed信号在各时间槽内被完全分离，无串扰。

快速波束切换技术

传统波束切换技术受限于数字接口速度（通常低于100MHz），而TD-MIMO需要GHz级切换速度。本研究采用时钟同步波束表快速切换技术，每个单元集成波束控制FSM，紧邻LUT和PS放置，避免了多比特高速数字总线分布问题。

相位移位器选择方面，比较了电压控制PS(VCPS)和数字控制PS(DCPS)。VCPS包括VGA基矢量调制PS(VMPS)和反射型PS(RTPS)，虽然分辨率高，但模拟偏置电压无法快速驱动大变容管或射频晶体管。DCPS如开关型PS(STPS)使用数字缓冲器驱动射频开关，功率效率更高。仿真显示，在1V电源下，优化GBW和SR的运放驱动48μm/60nm晶体管需0.6ns切换时间，而小型数字缓冲器仅需0.05ns。

电路实现细节上，采用数字控制VMPS，两个VM开关阵列对被动多相滤波器(PPF)产生的IQ信号进行加权，实现22.5°步进的360°相位覆盖。极性选择器单元的恒定输出阻抗最小化相位和增益变化，紧凑布局使数字缓冲器可紧邻每个单元放置，减小寄生R_gate。

噪声消除LNA设计

为缓解TD-MIMO操作中的灵敏度问题，采用基于跨导放大器(XTF)的噪声消除LNA。该设计通过结合共栅(CG)晶体管和共源(CS)晶体管的反相噪声实现噪声消除，同时采用g_m提升技术克服高频段CG级增益下降问题。电流复用技术使CS和CG级共享共同输出变压器，进一步降低功耗和面积。

性能测试结果

芯片测试结果显示，单个射频单元在28GHz实现18dB增益和2.9dB噪声系数(NF)。MIMO操作中，每个射频单元处理N倍输入功率，等效P1dB每个波束降低10logN。

OTA测量显示，波束切换时间仅为0.15ns，远优于文献报道的4-8ns。在四流MIMO模式下，1.6GHz时钟频率（400MHz切换频率）下，64QAM调制实现-23.5dB EVM，满足5G NR标准要求。

灵敏度分析表明，由于时间调制引起的频谱扩展效应，工作频率f_C处信号功率P_s降低20logN dB，而全带噪声功率P_n仅降低10logN dB，导致每个波束信噪比(SNR)降低10logN dB。这与相同天线数的PC-MIMO相当，但空间选择性更好。

架构对比与优势

与传统架构相比，TD-MIMO在保持硬件效率的同时，实现了全阵列增益的利用。FC-MIMO虽然SNR最优，但硬件开销限制可扩展性；PC-MIMO硬件简单但空间选择性差；时调制阵列(TMA)无波束成形增益，灵敏度受限。

频谱效率分析显示，在16天线条件下，FC-MIMO容量最高，TD-MIMO和PC-MIMO因10logN SNR降低而容量增长趋势相似，但TD-MIMO空间选择性更优。TMA由于高阶谐波能量未利用，容量最低。

研究结论与意义

这项研究成功演示了基于65nm CMOS工艺的28GHz TD-MIMO相控阵接收器，在OTA测量中实现了64QAM 4×4 MIMO接收，-23.5dB EVM性能，同时保持与SISO接收器相同数量的射频单元。0.15ns的波束切换速度确保了系统灵敏度，为支持更多MIMO数据流提供了可扩展性。

该技术的核心价值在于突破了传统MIMO架构的硬件效率瓶颈，通过时间域资源复用而非硬件复制来实现多流传输。单线输出接口特别有利于大规模多芯片阵列应用，仅需标准PCB层堆叠，而FC-MIMO需要更多层来分布和合并每个波束的功率。

从系统演进视角看，TD-MIMO架构独立于特定通信标准，通过调整波束切换频率即可适配不同带宽要求，为5G向B5G演进提供了灵活高效的硬件平台。随着毫米波频段在未来无线通信中重要性不断提升，这种高面积效率的MIMO接收器设计将为终端设备的小型化和性能提升提供关键技术支撑。

研究团队开发的快速切换数字控制VMPS和电流复用噪声消除LNA等电路技术，不仅适用于TD-MIMO系统，也为更广泛的毫米波集成电路设计提供了有价值的解决方案。特别是时钟同步分布式控制架构，为解决大规模阵列系统中的时序校准问题提供了新思路。