基于子域分解的低复杂度双纠错Reed-Solomon解码器架构及其硬件优化研究

《IEEE Access》：A Low-Complexity DEC Reed–Solomon Decoder Architecture Based on Subfield Decomposition

本文推荐一种基于子域分解的双符号纠错（DEC）Reed-Solomon（RS）解码器硬件架构。针对传统GF(2m)解码器在高速系统中资源占用高、时序紧张的问题，研究人员通过将符号拆分为GF(2m/2)子域并行处理，并创新性地共享错误定位求解器，显著降低了硬件复杂度。实验表明，该架构在实现68%面积缩减和21%速度提升的同时，还能纠正传统方法无法处理的部分多符号错误模式，为高速通信和存储系统提供了高能效纠错方案。

　　

在现代数字通信和存储系统中，数据传输的可靠性始终是核心挑战。随着数据速率不断提升，随机错误和突发错误对系统性能的威胁日益凸显。Reed-Solomon（RS）码作为一种强大的纠错编码技术，被广泛应用于光盘存储、无线通信和固态存储等领域。特别是双符号纠错（DEC）RS码，能够有效纠正任意两个符号错误，为系统提供可靠的错误保护。然而，传统基于GF(2^m)的RS解码器硬件复杂度随着符号宽度m的增加呈指数级增长，成为高速应用的性能瓶颈。

现有低复杂度RS码研究多集中于单错误或双相邻错误校正，难以满足随机双错误纠正的通用需求。虽然流水线架构和可扩展架构提升了吞吐量，但未能充分利用子域错误位置的相关性进行硬件优化。针对这一挑战，浦项国立大学INJAE YOO团队在《IEEE Access》上提出了一种创新性的低复杂度DEC RS解码器架构，通过子域分解和共享错误定位求解器，实现了硬件效率的显著提升。

本研究采用子域分解的核心思想，将原始的GF(2⁸) DEC RS码替换为两个并行操作的GF(2⁴) DEC RS码。每个8位符号被拆分为两个4位子符号，分别由两个独立的子编码器处理。这种分解不仅降低了单个处理单元的复杂度，还揭示了关键的错误位置相关性：同一符号位置错误会同时在两个子码中表现出来。基于这一发现，研究人员设计了共享错误定位求解器，只需计算一次错误位置即可同时服务于两个子码的解码过程，大幅减少了硬件资源消耗。

关键技术方法包括：基于子域分解的并行编码架构、共享错误定位多项式求解机制、完全并行Chien搜索和直接二次方程求解器两种实现方案，以及针对(12,8)缩短码的硬件优化设计。研究通过28nm CMOS工艺实现，对比分析了传统GF(2⁸)解码器与提出的GF(2⁴)双子码架构的面积和时序性能。

子域分解编码方法的研究结果表明，当缩短码长度小于2^m/2时，GF(2^m) DEC RS码可完全等价于两个GF(2^m/2)子码的并行组合。如图1所示，传统编码器与子域编码器在码率上保持完全一致，确保了向后兼容性。这种分解不仅保持了原有的纠错能力，还为硬件优化奠定了基础。

硬件优化解码架构通过共享错误定位求解器实现了显著的面积缩减。如图2所示，解码流程中创新性地利用了两个子码错误位置的强相关性。当两个子码均存在双错误时，只需计算一次错误定位多项式即可确定两个子码的错误位置，避免了重复计算带来的硬件开销。

图3和表1展示了该架构独特的增强纠错能力。与传统解码器相比，提出的架构不仅能纠正标准的双符号错误，还能确定性地纠正特定的三符号错误模式。如图3(b)所示，当一个子码存在双错误而另一个子码存在单错误且位置不重叠时，这种错误模式在传统GF(2⁸)解码器中不可纠正，但在提出的架构中可被成功校正。

解码器硬件架构的详细设计如图4所示，包含单/双错误判定模块和共享双错误处理模块。图4(a)展示了并行的症候计算和错误数量判定机制，而图4(b)则突出了共享错误定位求解器的创新设计。通过多路选择器智能选择输入症候集，该架构实现了硬件资源的最大化共享。

实现结果验证了该架构的显著优势。如表2所示，采用直接二次方程求解器时，提出的架构在3.4ns时序约束下实现68%的面积缩减，在优化时序后达到21%的速度提升。图5的面积-时序对比曲线清晰展示了提出的架构在相同面积下可获得更高速度，或在相同速度下占用更小面积的优越性能。

图6的组件级面积分解进一步揭示了面积节省的来源。共享错误定位求解器是面积缩减的主要贡献者，在传统解码器中该模块占总面积的18.6%（Chien搜索）和40.4%（二次方程求解器）。通过共享这一关键模块，提出的架构实现了硬件复杂度的本质降低。

性能仿真结果（图7）证实了提出的架构在误码率性能上的优势。在加性白高斯噪声信道条件下，提出的解码器表现出更低的误码率，这归功于其增强的三符号错误纠正能力。这种性能提升使得该架构在保证高可靠性的同时，实现了硬件效率的优化。

本研究提出的低复杂度DEC RS解码器架构通过子域分解和共享错误定位求解的创新设计，成功解决了传统解码器硬件复杂度高的问题。实验证明，该架构在保持完整双符号纠错能力的同时，实现了最高68%的面积缩减和21%的速度提升，并能纠正特定的三符号错误模式。这种硬件高效的解决方案为高速通信系统、存储控制器和其他资源受限应用提供了可靠的错误保护方案。未来工作可探索将该架构扩展至更高纠错能力（t>2）的RS码，进一步拓展其应用范围。