面向可靠低温集成电路设计的通用低温CMOS器件建模与EDA兼容平台

《IEEE Journal of the Electron Devices Society》：Generic Cryogenic CMOS Device Modeling and EDA-Compatible Platform for Reliable Cryogenic IC Design

本刊编辑推荐：为解决低温环境下CMOS器件特性演变和电路设计缺乏可靠模型的问题，研究团队开展了面向量子计算等新兴应用的通用低温CMOS（Cryo-CMOS）建模平台研究。通过系统表征40纳米节点MOSFET在10K-300K温区的电学特性，建立了涵盖阈值电压VTH、载流子迁移率μeff和亚阈值摆幅SS等关键参数的Cryo-BSIM紧凑模型，并集成至PDK实现4Kb SRAM和5位Flash ADC的低温优化设计。该平台将EDA工具仿真范围扩展至10K，为大规模低温集成电路设计奠定坚实基础。

　　

当集成电路的工作温度降至液氮甚至液氦温区，晶体管的物理特性会发生戏剧性变化——载流子冻结效应、界面态散射增强、金属互连电阻骤降等现象，使得常温下的器件模型完全失效。这正是阻碍低温CMOS（Cryo-CMOS）技术发展的核心瓶颈。随着量子计算、航空航天等前沿领域对低温控制电路的需求爆发，建立能够精确预测器件在10K-300K全温区行为的EDA平台已成为行业刚需。传统BSIM模型在低温下会出现V_TH预测偏差超过50%、迁移率拟合失准等问题，导致电路仿真与实测结果严重脱节。更棘手的是，低温还会放大工艺波动引起的器件失配，使得差分对等精密电路设计面临巨大挑战。

针对这一难题，上海科技大学寇煦丰团队联合中科院微系统所、华力微电子等机构，在《IEEE Journal of the Electron Devices Society》发表了通用低温CMOS建模平台的研究。他们通过“黄金芯片”筛选策略，从40纳米工艺晶圆上42个测试芯片中选取电学特性最接近统计平均值的器件作为建模基准。依托配备 Lakeshore 低温探针台的自动化测试系统，团队系统采集了从直流到40GHz频段、10K-300K温区的全尺寸器件数据。

关键技术方法包括：采用Cold-FET法和SOLT校准技术提取布局相关寄生参数；通过修改BSIM-4模型核心方程引入温度驱动几何效应项；基于42个测试芯片统计建立蒙特卡洛仿真模型；对后端金属互连、电阻电容等无源器件进行低温表征。研究队列涵盖不同宽长比（0.04μm≤L≤1μm）的NMOS/PMOS器件。

低温MOSFET器件建模

通过引入阈值电压温度修正项V_TH(T)、有效迁移率μ_eff(T)模型和基于等效温度T_eff的亚阈值摆幅饱和模型，解决了传统BSIM模型在低温下的失效问题。实验显示，当温度从298K降至10K时，NMOS阈值电压升高0.2V，迁移率提升2.3倍，亚阈值摆幅从68mV/dec改善至15mV/dec。修正后的Cryo-BSIM模型使I-V特性拟合均方根误差始终低于5%。

低温MOSFET变异分析

首次系统量化了低温对器件变异性的影响规律：当温度降至10K时，短沟道器件阈值电压标准差σ(V_TH)增大约10%，局部失配因子A_VTH上升78%。通过建立包含温度依赖随机变量的统计模型卡，实现了精确的蒙特卡洛仿真。

低温后端器件表征

发现金属互连电阻在10K时降低超50%，而MOM电容保持稳定。非金属化SAB电阻的温度不敏感性为偏置电路设计提供了新选择。

基于通用低温CMOS平台的电路设计

应用低温PDK重新优化6T SRAM的PMOS/NMOS尺寸比，使4Kb存储器在10K下读写速度提升1.7倍，功耗降低80%。针对Flash ADC输入对管过驱动电压不足的问题，创新性地增加交叉耦合放电路径，使5位ADC在10K下实现500MS/s采样率。

该研究首次构建了从器件物理到电路设计的全链条低温CMOS解决方案。通过1501级环振和带隙基准电路实测验证，仿真与流片结果在10K-300K温区高度吻合。这项工作的意义在于将EDA工具的有效仿真范围从230K拓展至10K，为量子处理器控制芯片、低温传感器等前沿应用提供了可靠的设计基础。特别是建立的统计模型能够预警低温下的电路失配风险，使设计人员能通过器件尺寸工程提前优化良率。随着低温电子学向更大规模集成发展，这种基于物理机理的建模方法论有望成为下一代异质集成系统的标准设计范式。