单片交错式CFET技术：无需隔离层，可实现n型/p型MOS与不同数量纳米片的集成

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《IEEE Transactions on Electron Devices》：Monolithic Staggered CFET Enabling Eliminating Isolation Layer and Integrating n/pMOS With Varying Nanosheets Number

【字体：大中小】 时间：2025年12月03日 来源：IEEE Transactions on Electron Devices 3.2

编辑推荐：

　　提出了一种新型单晶交错互补场效应晶体管（S-CFET），兼容现有单晶CFET工艺。通过两步栅极切割技术，在扩展纳米片结构总宽度时不增加SRAM布局面积，并利用交错源漏极结构消除顶底接触槽和隔离层，显著降低栅极电容（nMOS/pMOS分别减少24.7%/17.7%）和寄生电阻。0nm隔离层下，SRAM读延迟降低16.7%，写延迟降低37.0%，且可实现不同纳米片数n/pMOS的灵活集成，为未来逻辑技术提供潜力。

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摘要：

本文提出了一种新型的单片交错互补场效应晶体管（S-CFET）。其制造工艺与单片CFET完全兼容。通过引入两步栅极切割（GC）工艺，即使鳍结构的总宽度增加，也不会导致静态随机存取存储器（SRAM）布局的扩大。交错排列的源极/漏极结构（SD）不仅消除了顶部和底部的接触沟槽（CT），还使得SD隔离层（IL）的去除成为可能。这显著降低了栅极电容（

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