基于异质图注意力网络的芯片布线拥塞预测：整合网表结构与设计规范的新方法

《IEEE Journal of the Electron Devices Society》：Efficient Routing Congestion Prediction in Chip Design: Integrating Netlist Structure and Design Specifications With Heterogeneous Graph Attention Networks

本文针对芯片设计中布线拥塞预测精度不足的问题，提出了一种创新性的SpecGAT模型。该研究首次将设计规范（design specifications）参数纳入考量，构建了Spec-Circuit异质图，通过两级注意力机制有效融合网表结构特征与设计约束信息。实验结果表明，该方法在CircuitNet数据集上实现了最高19%的MAE提升和5.22倍的预测加速，为逻辑综合阶段的快速拥塞反馈提供了有效解决方案。

　　

随着集成电路规模的不断扩大，芯片设计过程中的布线拥塞问题日益凸显。布线拥塞不仅会降低单元利用率、增加芯片面积和线长，还会严重影响芯片性能并提高制造成本。传统的拥塞检测方法需要在完成布局阶段后才能获得反馈，这个过程通常需要数天甚至数周时间，成为芯片设计流程中的主要瓶颈。

现有研究大多专注于利用网表（netlist）结构信息进行拥塞预测，但忽视了一个关键因素——设计规范（design specifications）对布线结果的显著影响。设计规范包括频率、面积利用率等参数，这些参数在布局阶段作为约束条件，会直接影响布线过程。如图1所示，同一网表在不同设计参数下会产生完全不同的拥塞分布模式，这充分说明了仅依赖网表结构进行预测的局限性。

为了解决这一问题，清华大学的研究团队在《IEEE Journal of the Electron Devices Society》上发表了一项创新性研究，提出了一种名为SpecGAT的新型预测模型。该模型通过构建Spec-Circuit异质图，首次将设计规范信息与网表结构信息进行有效整合，实现了对布线拥塞的全面预测。

研究方法主要包括以下几个关键技术：首先，研究人员构建了Spec-Circuit异质图，该图包含细胞节点（cell nodes）和规范节点（spec nodes）两种节点类型，通过网边（net edges）和逻辑边（logic edges）连接，完整保留了电路结构和设计约束信息。其次，开发了SpecGAT模型，该模型采用两级注意力机制——类型级注意力（type-level attention）和语义级注意力（semantic-level attention），分别用于捕捉不同节点类型的重要性以及多源信息的语义融合。实验基于开源数据集CircuitNet N28进行，该数据集包含6种设计类型共52个网表，每个网表根据不同的设计参数生成约200个布局，总计10242个布局样本。

性能比较结果

如表III所示，SpecGAT在整体测试集上达到了0.0157的MSE（均方误差）和0.0642的MAE（平均绝对误差），显著优于所有基线模型。特别值得注意的是，仅使用网表结构信息的GCN（w/o.spec）和GAT（w/o.spec）模型表现最差，这证实了设计规范信息的重要性。而虽然引入了设计规范信息但缺乏合适结构的GCN（w.spec）和GAT（w.spec）模型性能提升有限，说明了异质图结构的必要性。

设计规范影响分析

研究人员通过皮尔逊相关性分析深入探讨了设计规范对拥塞的影响机制。如图5所示，利用率（utilizations）和填充物插入（filler insertion）对拥塞具有显著影响：利用率增加会导致节点拥塞率上升，因为更高的利用率减少了布线资源；而填充物插入则呈现相反的影响效果，在布局和布线前进行填充物插入可以降低一半节点的拥塞程度。

消融实验

消融研究结果进一步验证了模型各组件的有效性。如表IV所示，移除两级注意力机制会导致MSE下降4%、MAE下降15%，而移除规范节点和逻辑边则分别造成MSE下降4.46%和MAE下降18.07%，充分证明了设计规范信息和注意力机制对预测性能的重要贡献。

执行效率比较

在推理时间方面，SpecGAT表现出显著优势。如表V所示，SpecGAT的推理时间仅为89.94秒，相比最慢的基线模型实现了5.22倍的加速，这主要归功于其高效的图表示和注意力机制设计。

本研究开创性地将设计规范信息引入芯片布线拥塞预测领域，解决了传统方法预测精度不足的关键问题。通过构建Spec-Circuit异质图和开发SpecGAT模型，实现了对网表结构和设计约束的综合考量，为逻辑综合阶段的快速拥塞反馈提供了有效工具。实验结果表明，该方法在预测精度和效率方面均取得了显著提升，最高可实现19%的MAE降低和5.22倍的预测加速。这一研究成果不仅推动了电子设计自动化（EDA）领域的技术进步，也为后续研究指明了方向——未来需要进一步深入分析各类设计规范在网表层面对拥塞的具体影响机制，从而不断优化拥塞预测策略。