激光诱导低温掺杂分离提升肖特基势垒MOSFET性能以推动单片三维集成技术

《IEEE Journal of the Electron Devices Society》：Performance Enhancement of Schottky Barrier MOSFET by Laser-Induced Low Temperature Dopant Segregation for Monolithic-3D Integration

本文推荐研究人员针对单片三维集成中顶层器件热预算受限的难题，开展了基于激光诱导硅化物掺杂分离源漏技术的肖特基势垒MOSFET性能优化研究。通过纳秒脉冲绿激光处理，实现了陡峭的界面、高肖特基势垒和提升的杂质浓度，使器件在LG=500 nm时获得Ion>100 μA/μm的驱动电流，并显著降低串联电阻。该技术为人工智能电路应用提供了低热预算高性能的解决方案。

　　

随着生成式人工智能的爆发式发展，现有计算系统已难以满足ChatGPT等大模型对算力的巨大需求。在这一背景下，单片三维集成技术通过垂直堆叠晶体管和多功能电路，成为延续摩尔定律、提升系统能效的关键路径。然而，该技术面临的核心瓶颈在于：顶层器件的制备过程必须严格限制热预算（≤500°C/2小时），以避免对底层预制电路造成热损伤。

传统退火工艺难以在低温条件下实现有效的源漏掺杂激活，而现有BEOL兼容晶体管又存在载流子迁移率低、性能波动大等局限。针对这一矛盾，中国科学院微电子研究所团队在《IEEE Journal of the Electron Devices Society》发表研究，创新性地提出激光诱导硅化物掺杂分离技术，为顶层高性能硅基器件的制备提供了全新解决方案。

研究团队采用纳秒脉冲绿激光（λ=527 nm）对镍硅化物源漏进行局部退火，通过激光能量精准控制掺杂分布，在肖特基结界面形成高浓度掺杂层。该技术关键创新在于：首先利用SOI晶圆模拟顶层器件制备环境；接着通过激光诱导掺杂分离在硅化物/硅界面形成陡峭的杂质浓度分布；最后结合高介电常数金属栅工艺完成器件集成。通过系统优化激光能量密度（0.6-1.3 J/cm²），实现了肖特基势垒高度的有效调控。

材料表征结果显示，激光退火后形成了理想的NiSi相硅化物，铂元素在界面处聚集提高了热稳定性。SIMS分析证实硼掺杂浓度超过5×10²⁰ cm^-3，实现了有效的掺杂分离。肖特基二极管测试表明，激光处理将有效电子势垒高度调制至0.945 eV，较未掺杂样品提升0.27 eV。

电学性能方面，500 nm沟道长度的器件表现出优异的开关特性：NMOS和PMOS的亚阈值摆幅分别为67.6 mV/dec和66.9 mV/dec，DIBL值低至10.2 mV/V和4.4 mV/V。在1.2 V工作电压下，驱动电流分别达到164 μA/μm和112 μA/μm。统计数据显示，1.0 J/cm²激光能量处理的器件性能波动显著降低，阈值电压分布更为集中。

串联电阻分析揭示，1.0 J/cm²激光处理使NMOS和PMOS的R_SD分别降低28.7%和11.9%。这种改善源于激光促进的NiSi相转变和杂质扩散增强。但当能量升至1.3 J/cm²时，由于高阻NiSi₂相形成，电阻性能出现退化。

电路功能验证环节，基于1.0 J/cm²工艺的逆变器在1.2 V电压下获得38 V/V的电压增益，噪声容限达到0.32 V（高电平）和0.54 V（低电平）。NAND和NOR逻辑门均实现正常功能，51级环振在1.2 V工作电压下输出频率30.7 MHz，单级延迟仅0.32 ns。

该研究成功证明了激光诱导掺杂分离技术在单片三维集成中的可行性，通过精准的激光能量控制实现了肖特基势垒调制和串联电阻优化。相比传统RTA工艺，新方法在保持低热预算的前提下显著提升器件均匀性和驱动能力。所展示的完整电路功能为人工智能时代高能效计算系统的发展提供了关键技术支撑，为后续异质集成和先进封装技术奠定了工艺基础。

研究团队通过系统优化激光工艺参数，在材料特性、电学性能和电路功能三个层面验证了技术的优越性。特别是针对不同激光能量密度下器件性能变化的机理分析，为工艺窗口的确定提供了科学依据。这种局域化热管理思路对后续开发更复杂的三维集成架构具有重要参考价值。

未来工作可进一步探索该技术在更小特征尺寸器件中的应用潜力，同时结合异质材料集成拓展功能多样性。随着激光工艺精度的持续提升，这种低热预算制造方案有望在存算一体、传感计算融合等新兴领域发挥更大价值。