面向背侧供电网络(BSPDN)的电热-可靠性跨层建模与仿真新方法

《IEEE Journal of the Electron Devices Society》：Cross-Layer Modeling and Simulation for Electrothermal-Reliability With Backside Power Delivery Networks

本文针对背侧供电网络(BSPDN)技术中热效应与可靠性相互耦合的挑战，提出了一种高效的跨层建模与仿真框架。该研究开发了SPICE兼容的自热效应(SHE)耦合可靠性退化仿真方法，首次实现了电路级电热-可靠性协同评估。结果表明，忽略自热效应会导致电路性能退化低估2-4倍，不同BSPDN实施方案的可靠性影响差异显著，其中背侧接触(BSC)技术表现出更好的抗退化能力。这项工作为先进节点的功耗-性能-面积-热-可靠性(PPA-TR)协同优化提供了重要技术支撑。

　　

随着CMOS技术尺寸的不断缩小和对计算性能需求的日益增长，逻辑器件从平面结构演变为三维晶体管，如鳍式场效应晶体管(FinFET)和环栅(GAA)器件。为了进一步提高供电效率和面积利用率，先进工艺节点引入了背侧供电网络(BSPDN)技术。然而，这些架构和材料创新加剧了器件和电路级的可靠性问题，特别是高k金属栅(HKMG)堆栈和低热导率材料的使用，使得自热效应(SHE)更加严重，显著影响晶体管的老化特性。

自热效应与可靠性退化的耦合使得电路的热管理和寿命评估变得更加复杂和具有挑战性。如图1所示，通过有限元法(FEM)模拟的GAAFET内部热分布表明，随着电源电压V_DD的降低和动态电压缩放技术的实施，多振动激发(MVE)已成为先进pFinFET中热载流子退化(HCD)的关键机制，且表现出正温度依赖性。在CMOS电路工作条件下，沟道温度和HCD引起的晶体管退化动态变化并相互作用，共同决定了电路可靠性和自热效应。

针对上述问题，研究人员开展了一项关于BSPDN电热-可靠性跨层建模与仿真的主题研究。该工作开发了一个全面的全IV紧凑可靠性模型，用于热载流子退化(HCD)，实现了自热效应(SHE)下多种性能退化的快速直接建模和提取，包括时间演化的阈值电压漂移(ΔV_TH)、跨导退化(ΔG_m)和亚阈值摆幅变化(ΔSS)。此外，该框架首次用于评估不同先进BSPDN技术的自热耦合HCD，展示了不同BSPDN设计在数字和存储单元中热诱导和可靠性驱动性能退化的影响。

关键技术方法包括：1）建立包含表面散射参数UA和界面陷阱系数CIT的新型老化紧凑模型，实现对亚阈值区和饱和区全IV特性退化的精确建模；2）采用多级福斯特型热网络模型，准确描述不同BSPDN结构的热响应特性；3）开发动态时间演化方法(DTEM)，实现瞬态电路仿真中热效应与可靠性效应的协同仿真；4）基于BSIM-CMG工业标准SPICE模型，构建可集成到商用EDA工具流的仿真平台。

新型器件可靠性建模与自热效应

包含SHE的新器件老化建模方法

器件退化通常表现为多方面的性能下降。如图2所示，1000秒的HCD应力(V_DS,str/V_GS,str=2.0V/1.2V)导致转移特性中的阈值电压(ΔV_TH)、亚阈值摆幅(ΔSS)和导通电流(ΔI_d,lin和ΔI_d,sat)退化。本研究将I_DS,lin定义为V_DS=0.05V和V_GS=0.8V时测量的漏电流，而I_DS,sat指V_DS=0.8V和V_GS=0.8V时的漏电流。

可靠性模型通过更新晶体管模型的选定参数来反映整个IV区域内晶体管电气特性的退化。晶体管紧凑模型可抽象为公式(1)：I_ij=f_DC(V_ij, param_set)，其中f_DC(·)是非线性SPICE直流模型，I_ij和V_ij表示晶体管的支路电流和端子电压偏置，param_set表示完整的SPICE模型参数。

表I展示了包含SHE的新型老化紧凑模型框架。U0、UA、CIT和ETA0等参数被识别为因界面陷阱导致的器件性能退化的贡献者，这些参数在时域表现出饱和行为，能够模拟亚阈值摆幅和饱和电流退化等现象。而参数DVTSHIFT表示氧化物陷阱对性能退化的贡献，主要反映阈值电压漂移。

图4提供了所提模型与传统仅ΔV_TH模型在关键输出参数上的比较。传统模型难以准确再现亚阈值区和跨导特性的观测退化，恒定的SS老化表明传统模型忽略了亚阈值区退化。

实验验证：HCD和BTI

为最小化可靠性测试过程中的工艺变异影响，选择大面积测试器件(DUT)。所有DUT均来自主流技术工艺的核心器件。对于16/14nm FinFET，测试结构栅极长度(L_g)为32nm，13个鳍，3个指状结构；对于7/5nm FinFET，L_g为15nm，40个鳍，2个指状结构。

图5展示了16/14nm nFinFET在不同HCD条件下（包括自热效应）的IV特性更直观比较，而图6展示了所提方法应用于7/5nm pFinFET的NBTI建模结果。验证结果表明，所提模型和参数提取框架能够准确再现和预测从亚阈值区到饱和区的IV退化。

为了量化两类模型的建模误差，图7提供了不同老化条件和不同类型晶体管的综合分析。采用平均相对误差(MRE)函数确保亚阈值区电流的建模失配也能被量化。图7(a2)和图7(b2)显示，传统ΔV_TH模型在长期退化预测中表现出显著误差，而所提模型在t_age=1000s时精度提高了近4-5倍。

不同BSPDN的自热效应建模

BSPDN中热效应对可靠性的威胁

老化测试会对被测器件(DUT)施加较高电压，导致DUT沟道出现严重加热条件。例如，图8(a)显示了16/14nm nFinFET在不同V_DS,str/V_GS,str应力组合下的稳态SHE温度，使用"加热器-传感器"共源结构和商用代工厂PDK的测量数据进行了校准。

如图8(b)所示，在平面MOSFET、FinFET和GAAFET中观察到老化效应的普遍正温度依赖性，表明必须将热效应纳入可靠性模型以准确评估温度对器件退化的影响。

BSPDN技术提高了集成密度，为先进技术节点中的供电和布线提供了稳健解决方案。埋入式电源轨(BPR)、背侧接触(BSC)和电源通孔(PV)等不同方法被提出作为潜在候选方案，如图9(a)所示。然而，随着更复杂的热消散路径，先进技术中器件和电路级均出现热问题。

图9(b)显示，使用校准的"Sentaurus" TCAD模拟器进行的3D FEM模拟表明，不同PDN下沟道温度增加不同。这是因为不同的BSPDN技术导致不同的热消散路径和不同热导率金属的应用，如图11所示。因此，即使功率源相同，晶体管也表现出不同的热分布。BSPDN引入的热挑战由于更高的沟道温度而恶化了前道工序(FEOL)和后道工序(BEOL)的可靠性。

热效应建模方法

图10显示了使用校准3D FEM结果的不同BSPDN的GAAFET器件的瞬态自热响应，考虑了纳米片宽度(W_NS)的依赖性。在先进技术节点，自热行为由复杂的热消散路径控制，导致多阶段热响应。这种多阶段特性解释了图10中观察到的ΔT_sh变化时间斜率。

多阶段热行为可以使用福斯特型多级热网络更准确地捕获。先进晶体管的紧凑热模型由常用的多级RC网络组成，包含多个热阻(R_TH)和热容(C_TH)。提取的热紧凑模型可用于不同BSPDN技术的可靠性和自热效应耦合仿真。

跨层可靠性-热协同仿真框架

本节介绍SHE温度和HCD诱导退化的动态时间演化方法，旨在实现瞬态电路仿真中热效应和可靠性效应的协同仿真。

在数字电路中，器件观测到的信号随电路操作动态变化，导致每个晶体管的开关操作功率发生变化。因此，温度经历动态加热-冷却过程，晶体管的退化也随变化的电应力而变化。如前所述，器件在较高温度下经历更显著的性能退化，表现出正温度依赖性。因此，电路级热效应和可靠性效应的动态联合评估至关重要。

图12显示了热-可靠性协同仿真平台。完整的晶体管工艺文件包含SPICE模型参数（如U0和PHIG）以及提取的可靠性和热参数(R_TH和C_TH)，可供热模块和可靠性模块调用进行仿真。

由于现有使用标准SPICE模型中子电路的SHE仿真效率低下，采用基于动态时间演化方法(DTEM)的先前开发的SHE温度计算方法。算法I说明了在瞬态仿真期间评估动态应力下HCD诱导退化ΔP（如DVTSHIFT、ΔU0）的流程，同时考虑了同步变化的SHE温度。

算法I的核心思想如下：在预应力仿真中，首先使用表I中老化模型的逆函数g^-1(·)计算在当前应力和温度条件下累积退化（即ΔP|t=t_i-1）所需的有效老化时间t_eff。这是因为在给定应力条件下，器件退化ΔP和老化时间t是唯一映射的。随后，进一步累积退化，可以获得当前时间步长的预期ΔP。在此过程中，基于动态操作功率计算的器件瞬态热响应由SHE模块反馈到HCD退化累积过程。最终，HCD诱导的退化ΔP|t=t_tran可以外推至目标老化时间的退化，并返回SPICE仿真器进行应力后仿真。

仿真结果与讨论

实验结果与讨论

图13(a)所示结构用于证明晶体管级动态操作条件下自热效应对HCD诱导可靠性的影响。对器件施加恒定栅偏压V_GS=1.0V，同时在漏极侧施加占空比为50%的交流方波形。

图13(a)说明了器件在不同频率动态应力期间的瞬态SHE温度。随着操作功率频率的增加，SHE温度的波动范围减小。这是因为高频下的加热-冷却过程切换快于热模型的时间响应。相应地，图13(b)显示了相同设置下的HCD-SHE协同评估结果。

为了定量解释这一现象，图14(a)说明了不同频率下SHE温升与HCD诱导ΔV_TH之间的关系，强调了动态评估可靠性问题的重要性。此外，图13(b)中300K的退化曲线说明了排除SHE导致的退化低估。

随着占空比(DF)增加，在更高SHE温度的影响下，HCD诱导的退化变得更加明显，如图14(b)所示。热效应对ΔV_TH的加剧在更高占空比下变得更加显著。例如，在DF为30%时，自热效应导致退化增加2.97倍，而在DF为100%时上升至4.08倍。这些结果表明，在器件级忽略自热会导致退化低估3-4倍。

BSPDN的热-可靠性讨论

本节使用基于GAAFET实验数据校准的晶体管工艺文件进行先进BSPDN技术的电路级仿真。

采用6T-SRAM、环形振荡器(RO)和不同标准单元电路来演示从晶体管到电路级的跨层热和可靠性评估。参数W_NS表示GAAFET中纳米片的宽度。图14(a)说明了不同BSPDN技术下HCD诱导退化对SRAM写入操作速度的影响。参数ΔDelay表示SRAM在经历一年可靠性和热效应退化前后的写入操作时间差异。

PV结构中较高的SHE温升导致比FSPDN结构高约17.6%的退化。此外，由于纳米片依赖性也纳入自热和可靠性建模，ΔDelay在不同BSPDN技术下表现出不同趋势。图14(b)评估了考虑SHE的不同BSPDN结构下11-RO电路性能的三年退化。BSPDN的应用导致振荡频率退化约1.59倍，尽管由于退化的阈值电压导致动态RMS功率略有降低。

最后，图15全面展示了不同逻辑单元的热和性能退化评估，结果表明BSPDN的引入需要新的标准单元表征方法，以进行可靠性和热感知电路设计。如图16所示，由于可靠性仿真中缺乏SHE，评估可能低估电路性能退化近10-25%。

表II提供了不同BSPDN技术在自热效应和热感知可靠性诱导退化方面的比较总结。结果表明，在提出的BSPDN技术中，BSC架构是缓解这些问题的有效解决方案。

结论与意义

本研究通过一种新颖的框架，协同评估自热和可靠性问题，深入研究了BSPDN的热和可靠性影响。分析表明，在先进节点中忽略自热效应会导致电路退化低估2-4倍。值得注意的是，BSPDN技术表现出高达25%的退化低估，强调了在可靠性感知电路设计中全面考虑热效应的关键需求。其中，BSC脱颖而出，成为最有效的解决方案，提供卓越的性能和最小的温升。

这项研究的重要意义在于为先进半导体技术节点的电热-可靠性协同优化提供了创新性的建模与仿真框架，首次实现了BSPDN技术下从器件到电路级的跨层电热-可靠性协同评估，为未来PPA-TR（功耗-性能-面积-热-可靠性）多目标优化设计奠定了重要基础。该成果对推动3D集成电路技术发展和热管理技术创新具有重要参考价值。