基于{0-33-8}晶面V形沟槽技术的4H-SiC VMOSFET高性能与高可靠性关键技术研究

《IEEE Journal of the Electron Devices Society》：Key technologies Supporting High Performance and Reliability of SiC VMOSFET

本文针对SiC MOSFET在电动汽车应用中因阈值电压(Vth)分散性导致的并联电流失衡问题，研究团队开发了具有{0-33-8}晶面V形沟槽结构的VMOSFET。通过热氯化学刻蚀技术形成原子级平整的MOS界面，将Vth波动控制在0.5V以内（6σ），并成功通过AEC-Q101汽车级可靠性测试（HTGB/HTRB/H3TRB）。该研究为高可靠性功率器件提供了新的技术路径。

　　

随着电动汽车产业的迅猛发展，对功率半导体器件的性能要求日益严苛。与传统硅基绝缘栅双极晶体管（IGBT）相比，碳化硅（SiC）金属氧化物半导体场效应晶体管（MOSFET）凭借其优异的导通损耗和开关损耗特性，正逐步成为新一代功率器件的理想选择。然而，当多个SiC MOSFET芯片并联使用时，由于阈值电压（V_th）的负温度特性和制造过程中的分散性，极易引发电流失衡问题，这对功率模块的稳定性和可靠性构成严峻挑战。

问题的根源在于SiC材料特殊的界面特性。长期以来，SiC MOSFET的MOS界面存在高密度电子陷阱，导致沟道迁移率低下。虽然通过沟槽栅极结构能够提升沟道密度，但传统反应离子刻蚀（RIE）形成的U形沟槽会因晶向偏差导致界面态密度波动，进而引起V_th的不稳定性。正是为了解决这一关键技术瓶颈，由Takeyoshi Masuda领衔的研究团队开发了一种具有V形沟槽结构的4H-SiC MOSFET（VMOSFET），其研究成果已在《IEEE Journal of the Electron Devices Society》发表。

研究人员通过几个关键技术方法实现了突破：采用热氯化学刻蚀技术在4H-SiC(000-1)C面衬底上形成{0-33-8}晶面的V形沟槽；通过深P区设计保护沟槽底部的栅氧层；优化NO退火（POA）工艺提高沟道迁移率；结合超结（SJ）技术降低比导通电阻。这些技术的综合应用使得器件在保持高性能的同时，具备了优异的可靠性。

器件结构与制造工艺

VMOSFET的独特之处在于其V形沟槽结构。通过在4H-SiC(000-1)C面衬底上进行外延生长，形成了缓冲层和漂移层。缓冲层设计具有足够的浓度和厚度，以防止空穴到达衬底，从而抑制体二极管退化。为了降低沟槽底部的电场集中，"深P区"通过离子注入形成在漂移层中。

{0-33-8}晶面的特点是低电子陷阱密度和低沟道电阻，这使得沟道浓度可达2×10¹⁸ cm^-3，有效抑制了短沟道效应如漏致势垒降低（DIBL）。与RIE形成的U形沟槽不同，V形沟槽通过氯气热化学刻蚀形成，{0-33-8}晶面是附近最稳定的SiC晶面，因此刻蚀最慢并自动呈现为小平面。

关键技术预期效果与挑战

在C面衬底上的外延生长需要在比Si面衬底更高的温度下进行，加上1850°C的离子注入激活退火，这两个高温过程可能导致高密度的点缺陷和短的少数载流子寿命。虽然这对双极器件不利，但对单极器件如MOSFET没有负面影响，反而有助于抑制体二极管退化问题。

深P区的设计确保了在关态时栅氧中的电场不超过4MV/cm。TCAD模拟结果显示，电场在深P区底部最强，而在沟槽底部附近保持在2.5MV/cm以下。深P区沿着沟槽延伸并连接到P型源电极，布局使得雪崩电流通过该路径流入源电极。

高掺杂浓度的薄沟道设计使得在沟道厚度小于0.5μm时仍能获得约4V的阈值电压。通过使沟槽深度变浅，沟槽宽度相应变窄，从而实现单元小型化和密度增加。电流扩展层（CSL）被插入沟道区域下方，以抑制由深P区引起的电流收缩导致的电阻增加。

稳定的V形沟槽形成与氧化工艺

V形沟槽的形成过程具有高度稳定性。热化学刻蚀是一种适合批量生产的工艺，一次可在石英管中处理25至50片晶圆，主要控制参数少，制造比RIE等等离子体工艺更简单。

扫描电子显微镜（SEM）图像显示，V形沟槽阵列形成均匀，表面对比度显示了n型和p型离子注入区域。V形沟槽形成后，通过热氧化形成栅氧膜。与(000-1)面不同，(0-33-8)沟槽侧壁通过热氯化学刻蚀形成，氧化膜厚度变化可忽略不计，获得了膜厚均匀、界面平整度良好的栅氧膜。

高角度环形暗场扫描透射电子显微镜（HAADF-STEM）图像显示，与(000-1)MOS界面相比，(0-33-8)界面在原子级别上是平坦的。{0-33-8}MOS界面的原子排列和氧化键合模型表明，其3配位Si密度与无定形SiO₂最为接近，这对MOS界面质量有积极影响。

通过这些稳定的V形沟槽形成和栅氧化工艺，多片晶圆上的V_th变化保持在0.5V以内（6σ），小于报道的商业化SiC MOSFET值，特别适合需要并联安装的应用，如需要精确栅极控制的汽车应用。

VMOSFET可靠性测试结果

研究团队按照汽车电子委员会AEC-Q101标准对750V、200A级VMOSFET进行了长期可靠性测试。高温栅偏（HTGB）测试中，在结温（T_j）175°C下施加18V正栅压和-5V负栅压1000小时后，所有芯片的R_on和V_th与初始值相比几乎无变化。

高温反偏（HTRB）测试中，在T_j=175°C下对VMOSFET施加额定漏电压750V和V_GS=-5V，即使经过1000小时应力测试，V_th和漏泄漏电流（I_DSS）也未观察到变化，这被认为是深P区保护沟槽底部的效果。

高温高湿反偏（H3TRB）测试评估了高温高湿下绝缘性能的退化情况。在V_GS=-5V、V_DS=600V、85°C、相对湿度85%的条件下，I_DSS在1000小时应力测试后保持不变。

除了上述三项可靠性测试外，还进行了热循环（TC）、非钳位电感开关（UIS）等标准测试，全部通过。

本研究详细介绍了为实现高性能和高可靠性而开发的SiC VMOSFET的结构和制造工艺。特别值得注意的是，SiC MOSFET的MOS界面特性高度依赖于晶向，这会导致特性波动。然而，通过热化学刻蚀选择性暴露{0-33-8}晶面，成功将V_th波动抑制在0.5V（6σ）以内。此外，研究证明即使经过符合汽车半导体组件标准（AEC-Q101）的长期可靠性测试三项主要测试项目（HTGB、HTRB、H3TRB）的1000小时应力测试，初始特性仍能保持。

该研究的重要意义在于为解决SiC MOSFET在并联应用中的电流失衡问题提供了有效的技术方案。通过{0-33-8}晶面的V形沟槽设计，不仅实现了优异的V_th均匀性，还通过了严格的汽车级可靠性测试，为SiC功率器件在电动汽车等高性能应用中的广泛推广奠定了技术基础。结合超结技术后，器件实现了1200V击穿电压和0.63mΩcm2的比导通电阻，创下了同电压等级功率MOSFET的世界最低记录，展现了VMOSFET技术的巨大应用潜力。