基于凸起源漏MOSFET的双栅电荷陷阱存储器在逻辑内存与神经形态计算中的能效突破

《IEEE Journal on Exploratory Solid-State Computational Devices and Circuits》：Energy-Efficient Logic-in-Memory and Neuromorphic Computing in Raised Source and Drain MOSFETs

本研究针对冯·诺依曼架构的"内存墙"问题，提出了一种基于双栅凸起源漏（DG-RSD）MOSFET的电荷陷阱存储器（CTM）技术。通过仿真验证，该器件能在两步操作（编程/读取）中实现16种布尔逻辑函数，同时模拟突触的长期增强（LTP）和抑制（LTD）特性。其能耗低至21.4 fJ（逻辑内存）和68.9 fJ（神经形态计算），在CIFAR-10数据集上达到88.19%的识别准确率。该技术为下一代高能效计算平台提供了新方案。

　　

随着人工智能、机器学习与物联网的爆炸式发展，传统冯·诺依曼架构计算机正面临严峻的“内存墙”挑战——处理器与存储器之间的物理分离导致数据频繁搬运，产生高延迟与能量损耗。这一瓶颈严重制约了数据密集型应用的性能提升。为突破此局限，学界开始探索存算一体新范式，其中逻辑内存计算（LIM）与神经形态计算（NC）因能直接在内存中执行逻辑运算或模拟大脑突触可塑性而备受关注。

现有非易失存储器（如闪存、铁电场效应晶体管、阻变存储器等）虽可用于LIM/NC，但普遍存在操作电压高、耐久性差或线性度不足等问题。电荷陷阱存储器（CTM）通过电荷局域俘获于介质层实现存储，具有结构紧凑、兼容CMOS工艺等优势，但其传统单栅结构在纳米尺度下易受短沟道效应与寄生电阻影响。

为此，来自阿卜杜拉国王科技大学的研究团队在《IEEE Journal on Exploratory Solid-State Computational Devices and Circuits》发表研究，提出一种双栅凸起源漏（DG-RSD）MOSFET与CTM堆栈的融合器件。该设计通过双栅结构增强沟道静电控制，利用凸起源漏降低寄生电阻，并采用HfO₂高κ介质作为阻挡层提升隧穿效率，最终在50纳米栅长下实现了能效显著的LIM与NC功能。

研究采用Sentaurus仿真平台构建DG-RSD CTM模型，关键参数包括：栅长50纳米、硅膜厚度10纳米、HfO₂阻挡层6纳米、Si₃N₄电荷陷阱层4纳米、SiO₂隧穿层2纳米。通过Fowler-Nordheim（FN）隧穿模型模拟编程/擦除操作，并结合量子修正密度梯度模型分析纳米尺度效应。器件性能通过转移特性曲线、电场分布、电荷保持特性及耐久性测试进行验证。

逻辑内存计算实现

通过独立控制双栅电极电压，器件在编程（Step 1）与读取（Step 2）两阶段完成OR、AND、NOR、NAND、XOR、XNOR等16种布尔逻辑运算。以OR运算为例：当输入为“00”时，双栅施加正压使电子俘获于氮化层，读取电流低于100 nA（逻辑“0”）；若任一输入为“1”，对应栅极负压促使电子脱陷，电流升至1 μA以上（逻辑“1”）。能量分析显示，该操作在1V读取电压下能耗为2.35×10^?11 J，而将电压降至0.01V时能耗可优化至2.14×10^?14 J。

神经形态计算性能

器件通过栅压脉冲调控沟道电导模拟突触权重更新。采用增量脉冲策略（LTD脉冲宽度每步增加10 ns）时，长期增强（LTP）与长期抑制（LTD）的电导曲线非线性度分别达2.92与-2.98，不对称比率为0.5，动态范围（G_max/G_min）为39。基于VGG-8神经网络对CIFAR-10数据集的测试表明，该突触器件可实现88.19%的识别准确率，与软件基准（90.23%）仅差2.04%。

该研究证实DG-RSD CTM在50纳米尺度下兼具逻辑运算与突触仿真的多功能性。其低电压（±6 V编程/1 V读取）、纳秒级操作（500 ns）与飞焦级能耗（LIM~21.4 fJ，NC~68.9 fJ）特性，为突破存算分离瓶颈提供了器件级解决方案。尤其通过结构优化与脉冲策略创新，在电导线性度与对称性方面显著提升，为高密度、高能效的下一代计算芯片奠定了技术基础。