3纳米环栅纳米片技术中具有噪声免疫性的SRAM与混合信号逻辑电路研究

《IEEE Open Journal of the Solid-State Circuits Society》：SRAM and Mixed-Signal Logic With Noise Immunity in 3-nm Nano-Sheet Technology

本文介绍了一种基于3纳米环栅纳米片（NS）技术的4.26 Mb SRAM设计，通过创新的读写辅助电路和双电源方案，显著提升了存储单元在低电压下的稳定性与噪声免疫性。研究团队开发了基于器件电容的动态升压读辅助和负位线写辅助技术，在0.45 V超低工作电压下实现全功能运行，并支持存内计算（CIM）的多字线并行操作模式。该工作为先进工艺节点下的高密度SRAM设计提供了关键电路解决方案，对人工智能边缘计算芯片的发展具有重要意义。

　　

随着人工智能和边缘计算的快速发展，存内计算（CIM）架构因其高效的数据处理能力备受关注。然而，传统6T SRAM在存内计算模式下同时激活多条字线（WL）时，会因器件失配和电荷泄漏导致存储单元内容损坏，严重制约了计算精度和能效。在3纳米等先进工艺节点下，工艺波动性加剧进一步放大了SRAM单元的稳定性与写入能力矛盾，如何实现低电压工作下的高可靠性成为芯片设计领域的核心挑战。

近日，IBM研究团队在《IEEE Open Journal of the Solid-State Circuits Society》发表论文，报道了基于环栅纳米片（GAA NS）技术的4.26 Mb SRAM设计。该研究通过创新的读写辅助电路和双电源架构，在0.45 V超低电压下实现全功能操作，并首次在存内计算模式下验证了多字线激活的噪声抑制能力。

关键技术方法包括：1）采用纳米片器件电容构建动态升压读辅助电路，通过正负升压技术提升单元稳定性；2）设计负位线（NBL）写辅助结构，利用栅极反偏技术增强写入能力；3）建立可重构字线电压模块，支持16级电压调节的模拟存内计算操作；4）基于混合重要性采样（MIS）和KNN机器学习算法进行6σ统计分析，大幅提升仿真效率。

电路架构设计

研究采用模块化架构，将4.26 Mb SRAM划分为52个82 Kb存储块。每个存储块包含可编程局部时钟发生器、传输门（TG）测试结构和双电源分配网络。通过将字线驱动器和存储阵列供电（VCS）与外围逻辑供电（VDD）分离，实现了静态/动态双电压域控制。

读辅助与噪声抑制

创新性地利用纳米片晶体管的固有电容构建升压电路，替代传统金属电容。当输入脉冲作用于并联的互补晶体管时，虚拟节点（VCSv）电压可动态提升0.1-0.2 V，有效抑制多字线激活时的电荷泄漏。该电路面积开销仅3.5%，且规避了高密度金属电容的良率风险。

写辅助电路优化

负位线写辅助结构引入三项改进：纳米片电容耦合产生负压、负栅压偏置防泄漏晶体管、上拉网络消除读干扰。测试表明，该技术使写入电压容限提升10%-15%，尤其对高密度（0.026 μm2）单元效果显著。

混合信号逻辑集成

通过4位数模转换器（DAC）实现字线电压的16级精确控制（步进22 mV），支持存内计算的乘加运算。当VCS比VDD高0.15 V时，即使所有字线同时激活，单元仍能保持数据完整性。

实验结果验证

硬件测试显示，在46 ps局部时钟脉冲宽度下，SRAM单元预估速度达6 GHz。通过双电源配置（VCS=0.45 V, VDD=0.5 V）和写辅助技术，成功将工作电压降低至传统设计的80%。字线电压限制器（WLUL）虽能改善稳定性，但会导致高频性能下降25%，凸显了电路参数间的权衡需求。

该研究首次在3纳米纳米片技术中实现了存内计算友好的SRAM设计，通过协同优化读写辅助电路与双电源架构，攻克了多字线激活下的噪声抑制难题。相比传统金属电容方案，基于器件电容的升压技术更具工艺扩展性，为2纳米及以下节点的存储电路设计提供了新范式。研究成果对高能效人工智能芯片的发展具有重要推动作用。