一款每通道功耗为1.1皮焦耳（pJ/b/Lane）、数据传输速率为1.8太比特每秒（1.8 Tb/s）的芯片级封装产品，采用了113吉比特每秒（113-Gb/s）的PAM-4收发器，并结合均衡技术来减少5纳米（5-nm）CMOS工艺中由于分数间隔导致的0.5微安（0.5-UI）强度的ISI（Inter-Symbol Interference，符号间干扰）

《IEEE Solid-State Circuits Letters》：A 1.1-pJ/b/Lane, 1.8-Tb/s Chiplet Using 113-Gb/s PAM-4 Transceiver With Equalization Strategy to Reduce Fractionally Spaced 0.5-UI ISI in 5-nm CMOS

　　

摘要：

本文采用113 Gb/s PAM4收发器（基于5纳米CMOS工艺）实现了8端口配置下的1.8 Tb/s芯片间超短距离（XSR）封装内链路通信。16个通道在