面向多比特存内计算电路的原位纠错仿真框架与设计探索

《Integrated Circuits and Systems》：Simulation Framework and Design Exploration of in-Situ Error Correction for Multi-Bit Computation-in-Memory Circuits

本研究针对存内计算(CIM)架构中因电压漂移等因素引发的计算错误问题，开发了一套原位纠错仿真框架。通过将多比特权重分解、二维卷积转换为矩阵乘法并映射至CIM架构，系统分析了硬件误差的统计特性及极端值对模型精度的影响。研究创新性地采用钳位(Clamping)纠错技术，通过优化钳位阈值和阵列输出分组策略，在保护电路面积减少50%的条件下，将模型精度提升至73.8%（基线75.8%），为边缘计算场景下的神经网络硬件优化提供了明确方向。

　　

随着深度学习模型复杂度的不断提升，存内计算(CIM)架构因其能效优势成为边缘设备部署的关键技术。然而，模拟计算过程中存在的设备间差异、循环间波动、电压漂移等非理想因素会导致计算误差，尤其极端异常值对模型精度产生毁灭性影响。传统离线校准方法难以应对运行时快速变化，亟需开发原位纠错技术来平衡计算精度与硬件开销。

为解决这一问题，台湾阳明交通大学的研究团队在《Integrated Circuits and Systems》上发表了针对多比特CIM电路的原位纠错仿真框架研究。该研究通过构建可配置误差模型的仿真环境，实现了从卷积操作到矩阵乘法的硬件对齐映射，并深入分析了钳位纠错策略在不同误差场景下的优化效果。

关键技术方法包括：1）基于PyTorch的卷积层重构与GPU加速矩阵运算；2）128×128交叉阵列的权重映射与比特级分解（高4位/低4位）；3）统计误差分析（均值±标准差模型）与极端值注入模拟；4）基于 Reed-Solomon 码的误差定位与自适应钳位阈值优化。

研究结果方面：

矩阵解构与权重映射：通过将VGG13卷积层的3×3核映射至128×128交叉阵列，量化显示CONV4层需18个阵列实现1152维权重映射，验证了硬件资源分配模型的有效性。

比特级权重分解：8比特权重拆分为高4位（MSB）和低4位（LSB）独立处理。实验表明高比特误差对精度影响显著（误差权重达16×Scale），而低比特误差可适度放宽保护，为选择性纠错提供理论依据。

设备引起的MAC误差分析：当相对标准差σG/G=0.15时，局部阵列错误率3.662×10^-5仅使精度下降20%，而全局阵列错误率1.831×10^-4导致精度骤降50%，证实极端值（如8σ漂移）是主要误差源。

聚合误差幅度对计算精度的影响：深度卷积层（如CONV8）对误差敏感度达10.5%，而浅层（CONV1）保持72.7%稳健性。通过控制极端值占比（0.125 vs 0.25），明确σ>0.006时精度呈指数级衰减。

钳位纠错策略：采用64列分组方案时，高4位钳位（Clamp H）在阈值1σ下将精度从36.7%提升至67.2%，而全8位校正（Clamp H+L）仅边际增益至75.3%，证明选择性保护可减少50%硬件开销。

研究结论表明，通过比特级误差敏感性分级与动态钳位阈值调整（最优值2σ），A-ECC框架在保障73.8%模型精度的同时显著降低保护电路面积。该工作为存内计算系统提供了误差感知的协同设计范式，推动模拟计算在边缘智能场景的实用化进程。