基于VDIBA与CDBA的节能高速忆阻器仿真器及其神经形态应用

《IEEE Open Journal of Nanotechnology》：Analog Building Blocks: VDIBA and CDBA Based Energy-Efficient High-Speed Memristor Emulator for Neuromorphic Applications

本刊推荐一项关于高频忆阻器仿真器的创新研究。为解决神经形态计算中对高频率、低功耗忆阻器仿真器的需求，研究团队采用CMOS（互补金属氧化物半导体）技术设计了基于电压差分反相缓冲放大器（VDIBA）和电流差分缓冲放大器（CDBA）的忆阻器仿真器。该电路最高工作频率达60 MHz，功耗仅为2.25 mW，支持无源电阻、电子可调和浮地/接地配置，并能工作在增量/减量模式。研究成果为自适应神经网络（ANN）和忆阻集成放电（MIF）神经元电路提供了高效硬件实现方案，有力推动了脑启发计算的发展。

　　

在电子器件尺寸不断缩小的今天，传统计算架构面临瓶颈，而模仿人脑运作的神经形态计算被视为突破方向。忆阻器作为一种兼具电阻和记忆特性的新型元件，能够模拟生物突触的权重调节机制，成为构建神经形态系统的理想选择。虽然忆阻器的概念早在1971年由Leon Chua提出，但直到2008年惠普实验室在TiO₂材料中实现物理制备后，相关研究才真正步入快车道。然而，物理忆阻器在制造工艺、一致性和集成度方面仍存在挑战，促使研究人员转向基于CMOS技术的忆阻器仿真器开发。

现有仿真器方案往往在频率、功耗或配置灵活性上存在不足。例如，一些设计最高频率仅达1-20 MHz，且多限于浮地或接地单一模式，难以满足图像识别、边缘检测等高频应用需求。为此，印度理工学院古瓦哈提分校的Gouranga Mandal、Mourina Ghosh与加尔各答大学的Pulak Mondal合作，在《IEEE Open Journal of Nanotechnology》上发表论文，提出了一种基于电压差分反相缓冲放大器（VDIBA）和电流差分缓冲放大器（CDBA）的新型忆阻器仿真器。

该研究通过数学建模和电路分析，推导出忆阻值表达式，揭示其由固定部分和与输入信号频率、幅度相关的可变部分构成。仿真采用180 nm CMOS工艺，电源电压为±1 V。核心创新在于利用VDIBA实现电压-电流转换，CDBA处理电流差分并驱动MOS电容，通过反馈调节偏置电压，使忆阻值随输入信号历史（磁通量）动态变化。

关键技术方法包括：1）使用VDIBA和CDBA构建核心信号处理通路，实现无电阻设计；2）通过切换端口连接（x₁-x₂与y₁-y₂）实现增量/减量模式切换；3）采用MOS电容存储状态变量；4）利用商用集成电路（CA3080、LT1193、AD844）进行硬件验证；5）基于Cadence Virtuoso平台完成前仿真、后仿真和版图设计。

仿真结果与分析

瞬态分析和压控特性曲线显示，该忆阻器在20 MHz至60 MHz频率范围内均呈现典型的捏滞回线，验证了其高频工作能力。

温度分析

在-20°C至100°C范围内，接地和浮地配置的忆阻器均保持稳定工作，表明其具有良好的温度适应性。

工艺角分析

在SS、SF、NN、FS、FF五种工艺角下，忆阻特性虽有变化，但通过优化滞回曲线仍能保持功能完整，证明其抗工艺波动能力强。

非易失性测试

脉冲输入测试表明，忆阻值在输入信号归零后能保持状态，展现出非易失存储特性。例如，接地配置下，逻辑“1”使忆阻从54.80 kΩ降至48.23 kΩ，逻辑“0”时则升至57.80 kΩ并保持。

应用验证

研究团队进一步将忆阻器应用于自适应神经网络（ANN）模拟阿米巴原虫的刺激响应行为，以及忆阻集成放电（MIF）神经元电路。MIF神经元仅需10个晶体管、1个忆阻器和少量无源元件，静态功耗低至148 pW，并具备内存计算能力，优于传统CMOS LIF（Leaky Integrated-and-Fire）神经元。

本研究成功研制出当前最高工作频率（60 MHz）的忆阻器仿真器，在功耗（2.25 mW）、面积（接地版图190.64×129.845 μm2）和配置灵活性（浮地/接地、增量/减量模式）间取得良好平衡。非理想分析和噪声测试表明其抗寄生参数和噪声干扰能力强，硬件验证则进一步佐证了电路可行性。该设计为高频神经形态系统提供了关键硬件支撑，尤其适用于需要快速权重更新的机器学习任务。尽管模拟构建块（ABB）型忆阻器在大规模集成时可能面临一致性问题，但通过简化电路、共享偏置和数模混合设计，未来有望在芯片级系统中实现更广泛应用。