基于65纳米CMOS工艺的浮栅晶体管Verilog-A建模与分析及其在可重构SoC中的优化应用

《IEEE Open Journal of Circuits and Systems》：Analysis and Verilog-A Modeling of Floating-Gate Transistors

本文针对浮栅晶体管在标准CMOS工艺中缺乏精确仿真模型的问题，研究人员通过开发基于经验测量的Verilog-A模型，成功实现了对热电子注入和Fowler-Nordheim隧穿机制的精确模拟。该模型可准确预测保留时间，为自适应外围电路设计提供关键支持，显著提升了浮栅晶体管的编程效率和面积优化能力。

　　

在当今半导体技术飞速发展的时代，浮栅晶体管（Floating-Gate Transistors）作为一类特殊的非易失性存储器件，因其能够在标准CMOS工艺中实现模拟信号的长期存储而备受关注。这类器件在可重构系统芯片（SoCs）、可编程模拟结构、模拟神经网络和混合信号神经形态电路等领域展现出巨大潜力。然而，传统设计流程中存在一个突出矛盾：虽然电路设计依赖SPICE仿真，但浮栅晶体管在实际流片后仍需通过繁琐的校准步骤才能实现预期功能。这种"设计-仿真-制造-校准"的割裂流程严重制约了器件尺寸优化和系统性能提升。

为解决这一核心问题，马里兰大学电气与计算机工程系的Chowdhury等研究者在《IEEE Open Journal of Circuits and Systems》上发表了创新性研究成果。他们开发了一种基于65纳米CMOS工艺的浮栅晶体管Verilog-A模型，该模型不仅能够精确模拟器件特性，还能有效预测编程行为和保留时间，为设计师在流片前优化电路性能提供了强大工具。

研究团队采用多项关键技术方法开展建模工作：首先基于改进的Enz-Krummenacher-Vittoz（EKV）模型构建电流-电压特性曲线；其次通过实验测量提取热电子注入（Hot-Electron Injection, HEI）和Fowler-Nordheim（FN）隧穿的关键参数；最后利用直接隧穿栅泄漏电流模型分析短期保留特性。实验验证涉及八种不同尺寸的浮栅晶体管器件，均采用65纳米CMOS工艺制造。

浮栅晶体管结构与建模基础

研究首先阐述了浮栅晶体管的基本结构，对比了直接编程和间接编程两种配置方式。通过引入改进的EKV模型方程，成功描述了浮栅电压与各端电容的复杂关系：I_d = I_{th_pmos}[ln²(1+e^{(κ(V_B-V_FG-V_TP)+σ(V_B-V_d))/2U_T}) - ln²(1+e^{(κ(V_B-V_FG-V_TP)-(V_B-V_d))/2U_T})]。模型准确再现了实测的I_d-V_g特性曲线，为后续编程行为分析奠定基础。

热电子注入建模与精度分析

在热电子注入建模方面，团队建立了注入电流与器件偏置条件的定量关系：I_inj = I_inj0(I_s/I_{th_pmos})e^{-κΔ(V_b-V_FG)/V_inj}e^{-Δ(V_b-V_d)/V_inj}。通过系统测试发现，采用4.5V注入电压和50μs脉冲宽度可实现6.92mV阈值电压变化，对应8位编程精度。降低脉冲宽度至30μs时，精度提升至10位（2.08mV变化）。验证结果显示模型预测与实测数据高度吻合，阈值电压变化误差小于0.5mV。

Fowler-Nordheim隧穿建模

隧穿过程建模采用I_tun = I_tun0W_tunL_tune^-V_f/V_ox方程。实验表明隧穿控制精度相对较低，65纳米工艺器件在5.8V隧穿电压下阈值电压变化离散性达9.89mV。因此研究建议将隧穿主要用于全局擦除操作，而非精确编程。

尺寸敏感性分析

团队对八种不同尺寸的浮栅晶体管进行系统测试，发现注入效率与输入电容正相关，且当隧穿电容与总电容比值超过0.2时注入效率显著下降。直接编程晶体管Direct1实现最高注入效率（2.18e-8），而间接编程晶体管虽面积较大但无需额外断开电路，适合高频应用。

短期保留时间建模

创新性地建立了短期保留模型，通过栅泄漏电流密度方程J_leakage ∝ exp(-4π√(2q)/h (m_eff×φ_b)^1/2×ε_ox×t_ox)分析电荷衰减机制。65纳米工艺器件在24小时内阈值电压漂移约24μV，十年累积变化约90mV。与130纳米工艺（十年变化约4.4mV）对比表明，工艺缩放对保留特性有显著影响。

设计优化与应用展望

研究最后提出系统级优化框架，通过Verilog-A模型可实现器件尺寸与电路性能的协同优化。直接编程晶体管在面积效率方面优势明显，而间接编程更适合高频应用。设计师可根据保留时间、面积和功耗需求灵活选择工艺节点和器件结构。

这项研究的重要意义在于首次建立了涵盖编程机制和短期保留特性的完整浮栅晶体管Verilog-A模型，解决了传统设计流程中的仿真-实测失配问题。通过GitLab公开的模型代码为领域内研究者提供了可直接使用的设计工具，将显著加速浮栅晶体管在神经形态计算、模拟存储等前沿领域的应用创新。该工作不仅推动了浮栅器件建模方法论的发展，更为下一代低功耗智能芯片设计奠定了关键技术基础。